Fréquence d’horloge de décalage (“shift clock”) : support de 18 à 68 MHz.
Support du “Spread Spectrum Clocking” jusqu’à 100 kHz de modulation de fréquence, avec déviation ±2,5 % (centre) ou –5 % (down spread).
Fonction “Input Clock Detection” : quand l’horloge d’entrée disparaît et /PD est à un certain niveau, toutes les paires LVDS sont tirées à l’état logique bas.
Consommation :
Typique : < 130 mW à 65 MHz (grayscale)
Mode “power-down” : < 37 µW typique.
Débit : jusqu’à 1,3 Gbps (via les liens LVDS)
Bande passante : jusqu’à 170 Mo/s (avec une horloge de 65 MHz)
Amplitude de signal LVDS : ~ 345 mV typique, pour réduire les EMI.
PLL intégrée, sans composants externes nécessaires.
Standard LVDS : compatible TIA / EIA-644.
Interface : convertit 21 bits CMOS/TTL en trois flux de données LVDS, plus une ligne d’horloge LVDS.
À une fréquence d’horloge de 65 MHz : transmet 18 bits de données RGB + 3 bits de contrôle (FPLINE, FPFRAME, DRDY).
Type de “strobe” : bord descendant (falling edge).
Compatible avec le récepteur DS90CF366 sans logique de traduction si bord descendant.
Faible bus (narrow bus), ce qui réduit la taille et le coût du câble.
Boîtier : TSSOP-48, 48 broches.
Plage de température de fonctionnement : de –10 °C à +70 °C.
Consommation de courant : jusqu’à 55 mA selon certaines fiches.
